Senior Verification Engineer

דילוג לתוכן הראשי Senior Verification Engineer Retym, Inc Ramat Gan להגיש מועמדות הצטרפו או התחברו כדי למצוא את המשרה הבאה שלכם הצטרפות כדי להגיש מועמדות לתפקיד ‏Senior Verification Engineer‏ ב ‏Retym, Inc‏ דוא”ל או טלפון סיסמה הצגה שכחת סיסמה? התחברות התחברות בעזרת דוא“ל או פעם ראשונה שלך ב-LinkedIn? ‏להצטרפות‏ הלחיצה על ’המשך‘ להצטרפות או להתחברות מהווה את הסמכתך ל‏הסכם המשתמש‏, ל‏מדיניות הפרטיות‏ ול‏מדיניות קובצי ה-Cookie‏ של LinkedIn. Senior Verification Engineer Retym, Inc Ramat Gan לפני ‏3‏ ‏שבועות‏ להיות בין 25 הראשונים מועמדים ראה מי Retym, Inc שכר עבור תַפְקִיד זה להגיש מועמדות הצטרפו או התחברו כדי למצוא את המשרה הבאה שלכם הצטרפות כדי להגיש מועמדות לתפקיד ‏Senior Verification Engineer‏ ב ‏Retym, Inc‏ דוא”ל או טלפון סיסמה הצגה שכחת סיסמה? התחברות התחברות בעזרת דוא“ל או פעם ראשונה שלך ב-LinkedIn? ‏להצטרפות‏ הלחיצה על ’המשך‘ להצטרפות או להתחברות מהווה את הסמכתך ל‏הסכם המשתמש‏, ל‏מדיניות הפרטיות‏ ול‏מדיניות קובצי ה-Cookie‏ של LinkedIn. שמירה דווח על עבודה זו For an exciting well-funded start-up, developing leading edge technology of the next generation high speed communication, we are looking for a Senior Verification Engineer to be driving into the complicated RTL design verification activity on various design aspects.Requirements:Key responsibilities:Ownership of block\cluster verification end to end from scratch.Lead efforts of test bench architecture, Vplan definition and functional coverage.Work closely with the design, architecture, algo teams and other stakeholders.Support other team members and mentor less experienced engineers.Requirements10+ years of experience – a mustPerformed at last 2 or more full block/system verification cycles.In depth knowledge in VLSI verification flow, languages and concepts.Experience in data path or data protocols, specifically Ethernet - preferredVerification using one of the known methodologies (eRM, UVM, OVM).ResponsibilitiesPlan and perform the verification of digital design blocks according to the design specification and interacting with design engineers.Build verification environments using SystemVerilog and UVM.Identify and write all types of coverage measures for corner-cases.Debug the functionality with design engineers.Perform coverage collection and follow the metrices to close the full functionality. Show more Show less רמת ותק לא ישים סוג תעסוקה משרה מלאה עבודה פוּנקצִיָה איכות Assurance תעשיות Semiconductor Manufacturing הפניות מגדילות את סיכוייכם להתראיין פי Retym, Inc 2 ראה את מי שאתה מכיר קבלת הודעה על משרות חדשות ‏Senior Validation...